Köknar hdl yazarı FIR HDL Yazar, Net Metin Sentezlenebilir Verilog Kayıt Transfer Seviyesi Oluşturmak İçin Elektronik Tasarım Otomasyon Aracıdır.
Şimdi İndirin

Köknar hdl yazarı Sıralama ve Özet

Köknar hdl yazarı Etiketler

üretmek Metin Elektronik Tasarım Otomasyonu Net metin oluşturun Köknar filtresi Eba

Köknar hdl yazarı Açıklama

FIR HDL Yazar, Net Metin Sentezlenebilir Verilog Kayıt Transfer Seviyesi Oluşturmak İçin Elektronik Tasarım Otomasyon Aracıdır. FIR HDL Yazar, Fir Filtreleri ve TestBench'leri yapmak için net metin Synthesizable Verilog Kayıt Transfer Seviyesi (RTL) kodunu oluşturmak için kullanılan elektronik tasarım otomasyonu (EDA) aracıdır. Tasarım seçenekleri katsayısı setleri, çoklu kanallar ve kaynak kullanımı özelliklerini (FPGAS için) içerir. Tasarımlar, maksimum saat frekansları sağlamak için tamamen senkronize edilir ve kayıtlıdır. 300 MHz'teki saat oranları, Stratix ve Virtex cihazlarında (Quartus ve ISE sentezi ve yer ve rota araçlarını kullanarak) ölçülmüştür. Adım ve rastgele yanıtlar, birden fazla kanal ve katsayı setleri arasında. Tasarımlarınızın kontrolünü açık metin RTL kaynak koduyla tekrar kontrol edin! Bazı modern köknar HDL araçları kontrolünüzü uzaklaştırarak, seçeneklerinizi sınırlandırıyor ve istenmeyen kaynakları tüketiyorlar. Örneğin, FPGA'lar için köknar filtreleri oluşturan çoğu araç kaçak bit büyümesine sahiptir, genellikle nihai çıkışta 16 parçaya kadar yuvarlanacak 64 bitten büyük sonuçlar üretir. Tasarımcılar, üretimde ekstra bitlerin kullanımı (ve ödeme yapılması) seçiminden veya kendi filtrelerini yazdılar. FIR HDL yazarı, çarpandaki hassasiyeti sınırlamanıza ve nihai çıkışın sınırlandırılmasına izin vererek bit genişliği büyümesini sınırlamanıza olanak sağlar. FIR HDL yazarı, net bir metin RTL tasarım dosyası ve net bir metin RTL testbench oluşturur. Yine, çoğu alet ya şifreli kod kullanır ya da geçit seviyesi kodu oluşturun. Üretilen Verilog RTL kodu, insan tarafından okunabilir açık metindir. Net metin için erişim RTL kaynağı sizi kodunuzdan sorumlu tutar. TestBench ve Tasarım dosyaları net metin verilog olduğundan, RTL simülasyonu son derece hızlıdır. Kendini kontrol eden verilog testbench, bir dürtü, adım ve rastgele bir uyarıcı sağlar (bir veya daha fazla kanal boyunca) ve önceden hesaplanmış ROM sonuçlarına karşı kontrol eder. Tüm testler tamamlandıktan sonra, herhangi bir hata karşılaşılmazsa, tüm testler ilettiği mesajı görüntüler.

Köknar hdl yazarı İlgili Yazılım